高性能電子技術將專注于提高計算速度
晶體管是75年前發明的，不久之后就發明了集成電路(IC)。晶體管體積變小的進步也導致它們變得更便宜，這就是著名的摩爾定律。今天復雜的處理器芯片包含超過1000億個晶體管，但小型化(“縮放”)的速度已經放緩，它不再是提高特定應用性能的唯一或主要設計目標。摩爾定律如何繼續向前發展?新的方法包括將重點放在提高信息處理速度上的三維集成，而不是增加芯片上晶體管的密度。
雖然摩爾定律預測了每個晶體管成本的下降速率，但它通常是根據晶體管的尺寸來看待的，這對于二維(2D)芯片陣列來說，轉化為面積大小或“占地面積”。在過去的75年里，隨著工藝制程從微米級減少到納米級，實施新制造技術的問題多次引起了人們對“摩爾定律終結”的關注。20年前，人們對一些難以擴展的技術的發展持悲觀態度。在這種情況下，其中一位作者(M.S.L.)預測，金屬氧化物半導體場效應晶體管(mosfet)在所謂的65納米節點以下(2003年是最先進的)的縮放速度不會放緩，在達到縮放極限之前，至少會持續10年。
事實上，從2003年每個芯片大約1億個晶體管到今天每個芯片多達1000億個晶體管的規模在持續擴大。一種方法是提高通斷電流比，使其能夠實際運行，抑制漏電流以減少浪費功率。2003年引入應變硅作為通道材料，通過提高電子速度來提高通電流;2004年，高介電常數的柵絕緣子降低了脫態柵漏電流。2011年，FinFET(一種非平面晶體管結構，通過柵極電極增加了對能量勢壘的靜電控制，從而提高了通斷電流比)被引入到商業集成電路中。進一步改進柵極靜電控制的柵極全能晶體管目前正在開發中?？芍圃斓木w管尺寸受圖樣和蝕刻的限制。模版是通過一種被稱為光刻的過程完成的，在這個過程中，光反應性聚合物在芯片上創建一個掩模，用于蝕刻步驟。圖案的最小尺寸由所用光的波長決定。最近出現的極紫外光刻技術(EUV)使得摩爾定律在7納米節點之外繼續存在成為可能。
芯片上的晶體管數量仍在增加，但擴展速度已經放緩，因為較小的晶體管功能不太好。具體來說，通道的長度(源極和漏極之間的區域，柵極作為開關)現在是10納米。在較短的通道長度下，過多的量子力學隧穿會降低晶體管的作用。關鍵性能指標，如通電流(應該高，以實現高速運行)、關電流(應該低，以盡量減少待機功率)和電源電壓(應該低，以盡量減少功耗)，都將同時降低。硅MosFET現在已經是盡可能小的尺寸了，而2D芯片的尺寸已經走到了盡頭，所以必須找到提高性能的新方法。
通過從通用的“商品芯片”轉向加速特定功能的芯片，性能得到了提高。例如，硬件加速將特定的任務交給專門的芯片，如圖形處理單元或特定于應用程序的IC。像蘋果這樣的公司現在設計自己的芯片來滿足他們的特定要求，所有主要的汽車制造商也會這樣做。計算是機器學習的限制因素，谷歌等公司現在設計自己的人工智能(AI)加速器芯片。定制芯片設計可以成倍地提高性能，但正如芯片制造設施(“晶圓廠”)的成本增加一樣(從2000年的約10億美元增加到領先晶圓廠的約200億美元)，先進設計的成本也增加了。設計一個尖端芯片可能花費5億美元，需要大約1000名工程師的團隊。降低尖端定制芯片設計的成本(可能使用機器學習技術)將是下一個電子時代的關鍵挑戰。
持續的進步還需要基礎技術的進步。盡管芯片上的晶體管數量急劇增加(通過減小它們的尺寸和增加2D芯片面積)，但直到最近，設計的一個方面基本沒有改變。單個芯片與其他芯片和其他組件(如電感器)橫向封裝并組合在印刷電路板上。在芯片上和芯片外發送信號會增加延遲和功耗。一個新興的設計主題是利用第三維度(垂直維度)實現萬億級集成(TSI)，將數萬億晶體管集成到單片或堆疊芯片中，并以每秒每毫米太比特的通信速度進行電氣或光學互連(“每毫米”指芯片之間的通信鏈路距離)。例如，一個3D NAND閃存(基于NAND邏輯門并在斷電時保持其狀態)可以有近200層器件和5000萬兆存儲晶體管。新興的邏輯晶體管采用新的通道材料(如過渡金屬二硫代化物和氧化銦)，可以在低溫下加工并嵌入互連堆棧中，提供了進一步的機會。
第三維度也開啟了邏輯、存儲器和功率晶體管的垂直異構集成的可能性。通過“穿硅通孔”（從芯片垂直連接的金屬線），可以堆疊已處理的芯片，使其物理位置接近，以最大限度地減少信號延遲并降低功耗。垂直堆疊的邏輯和存儲器芯片還支持新的計算范例，例如“在存儲器中計算”。單片3D IC將由有源器件層組成，例如2D邏輯晶體管、磁阻和電阻隨機存取存儲器、鐵電FET沿著將它們互連的金屬線。
最近的封裝創新，例如插入在3D芯片和襯底之間的硅-interposer和多裸片硅橋，在芯片之間產生了更密集的橫向互連和更快的通信。先進的封裝通過并行集成將邏輯、存儲器、電源管理、通信和光電器件整合在一起。集成度的接近程度可與堆疊式和單片式3D IC相媲美。
單片3D集成將要求生長或沉積步驟不影響已經處理的層。例如，嵌入在互連疊層內的晶體管必須在足夠低的溫度下沉積，以不干擾下面的Si晶體管的摻雜劑分布。所需材料通常不兼容，除非開發特殊工藝。堆疊已加工的2D芯片以實現3D系統有其自身的一系列材料和加工挑戰，例如在約1至5 mm的距離內保持互連對準。硅高低壓邏輯和存儲器晶體管以及基于化合物半導體的功率和高頻晶體管等組件的異質集成，都提出了一系列復雜的集成挑戰。
晶體管在工作時會產生熱量，散熱是當今電子領域的一個嚴重問題。事實上，異構IC中的邏輯、存儲器、功率晶體管和電感器之間的熱串擾帶來了前所未有的設計挑戰。當數以萬億計的晶體管被緊密放置在一起時，新的散熱方法（也許是模仿生物體的溫度調節）和熱感知設計將是至關重要的。
電子系統的可靠性必須保證至少一段時間，通常為10年，但對于某些應用則為數十年。要確保每個具有1000億個晶體管的IC的故障率在百萬分之1到10之間，需要預測千萬億個晶體管的可靠性。實際上，可靠性是通過對不超過幾千個晶體管進行短期加速測試來確定的。因此，需要以前所未有的精確度來理解這些新系統的磨損和災難性故障模式的可靠性物理學。當如此多的設備相互連接并緊密靠近時，新的現象將會出現，必須對這些現象進行管理或利用。
未來的萬億級系統將從根本上不同于今天的千兆級系統，因為對系統的構建模塊的理解并不能告知這些模塊如何相互作用并導致新現象。芯片設計已經很復雜和昂貴，但用于放置設備進行3D設計和它們之間的互連的算法或工具還不存在。這些設計工具必須對工藝和封裝集成的復雜性、3D IC之間的熱串擾以及封裝系統的特定操作可變性和可靠性進行建模。
當新材料和加工技術在研究中被開發出來時，它們必須被轉化為大規模的制造。將研究級設備所取得的進步轉化為使用不同的、更先進的制造設備進行大規模制造是一項嚴峻的“實驗室到晶圓廠”挑戰。研究團體將需要先進的處理設施，并需要短的“構思-實施-分析”的實驗循環，以最大限度地學習。
散熱問題將決定3D萬億級集成的極限，正如隧道效應限制了2D縮放。這一要求不一定預示著摩爾定律的終結。計算的目標不是每秒的運算次數，而是每秒的信息量。在這方面，生物學提供了一個指南。人類的感官在將信息傳遞給大腦之前，先在本地處理信息。在本地內存和數據處理（邊緣分析）的支持下，為連接模擬世界的邊緣傳感器提供支持，可以防止數據洪流淹沒計算機。電子業正處于轉折點。75年來，晶體管變得更小已經成為可能，但這不會成為未來幾十年進步的推動力。如果將摩爾定律理解為每個集成系統（不一定是每個芯片）的晶體管數量不斷增加，那么摩爾定律的終結還遙遙無期（見圖）。晶體管數量的增加不是通過縮小尺寸來實現的，而是通過將它們垂直堆疊或橫向組合在復雜的封裝中，最終集成在單片3D芯片中并增加功能。
未來三種技術
二維（2D）納米電子學、三維（3D）萬億級集成和功能集成都可以擴展摩爾定律，但都面臨著實質性的挑戰和基本限制。
不同技術路線面臨的技術挑戰和限制
從納米電子學（專注于減小晶體管尺寸）到萬億級電子學（由增加晶體管數量和相關功能驅動）的轉變定義了未來的范式轉變和核心研究挑戰。它將需要在材料、設備、加工以及人類迄今建造的最復雜系統的設計和制造方面取得根本性的進步?？傆幸惶?，電隧穿和產熱瓶頸將定義3D集成的極限。在此之前，隨著研究人員解決這些異常復雜的電子系統的挑戰，摩爾定律可能會繼續下去。
